AD8324ACPZ -3.3 V差分线驱动器IC

2022年1月13日 - 0评论

AD8324ACPZ线驱动程序

AD8324ACPZ PINOUT

AD8324是专为同轴行驾驶。AD8324的功能最适合Docsis 2.0和Eurodocsis申请。AD8324的增益是通过数字控制的，其在59dB范围内具有8位分辨率，从而导致增益变化为1 db/lsb。AD8324接受差分或单端输入信号。指定输出用于通过1：1变压器驱动75Ω负载。–54 DBC的失真性能在65 MHz带宽下达到61 dBM的输出级别。该设备具有睡眠模式函数，可将静态电流降低至30μA，并具有全功率降低功能，可将功率电流降低至2.5 mA，电源电压为3.3V。

AD8324ACPZ PINOUT配置

别针	引脚名称	描述
1、2、5、9、18、19	gnd	共同的外地参考
3	Vin+	非反转输入，DC偏向于大约VCC/2。必须与0.1μf电容器耦合
4	vin–	反转输入，DC偏向于大约VCC/2。必须与0.1μf电容器耦合
6		数据启用低输入，此端口控制8位并行数据闩锁和移位寄存器。逻辑0到逻辑1过渡将闩锁数据转移到衰减器核心（更新增益），并同时抑制串行数据传输到寄存器中。逻辑1到逻辑0过渡抑制数据闩锁（持有先前的数据锁存，同时启用了串行数据负载的寄存器）。
7	SDATA	串行数据输入，此数字输入允许首先将8位序列（增益）单词加载到内部寄存器中，并首先将最重要的位（MSB）加载到内部寄存器中。
8	clk	时钟输入，时钟端口将串行衰减器的数据传输速率控制到8位主奴隶移位寄存器。逻辑0到逻辑1过渡锁存数据位，逻辑1到逻辑0将数据位传输到从。这要求输入串行数据单词在此时钟过渡时或之前有效。
10		低功率睡眠模式，在睡眠模式下，AD8324的供应电流降低至30μA。逻辑0为设备（高ZOUT状态）提供动力，而逻辑1为设备提供了动力。
11	尼克	没有内部连接，请勿连接到此PIN
12	BYP	内部旁路，该引脚必须在外部解耦（0.1μF电容器）。
13	vout-	负输出信号必须偏向VCC。
14	VOUT+	正输出信号必须偏向VCC
15	坡道	外部坡道电容器（可选）
16	txen	传输启用，逻辑0禁用向前传输，逻辑1启用向前传输
17,20	VCC	普通的积极外部供应电压。
0	epad	裸露的垫子，裸露的垫必须连接到具有低热电阻的固体铜平面。这仅适用于20铅LFCSP软件包。

功能和规格

支持DOCSIS 2.0和EURODOCIS用于反向路径传输系统
在59 dB范围内以1 dB步长以1 dB的步骤进行编程
61 dbmv输出时低失真
输出噪声水平最小增益1.3 NV/√Hz
保持75Ω的输出阻抗，并在发射启用和
上带宽100 MHz（全增益范围）
支持SPI®界面
电源电压，VCC 3.63 V
输入电压1.5 V P-P
daten，sdata，clk，sleep，txen -0.5 v to +3.63 V
内部功率耗散776兆瓦
工作温度范围-40°C至 +85°C
可用的包装20量QSOP和20 LEAD LFCSP

笔记：完整的技术细节可以在AD8324ACPZ数据表在此页面末尾给出。

等效的IC的AD8324ACPZ线驱动程序

DS8921，MT3608，DRV632，DRV135，AM26LS33

如何使用AD8324ACPZ线驱动程序IC

AD8324主要用于用作数据控制服务接口规范（DOCSIS）认证的电缆调制解调器和CATV机顶盒中的上游功率放大器（PA）。上游信号是数字信号处理器（DSP），专用QPSK/QAM调制器或数字到Analog Converter（DAC）生成的正交相移键（QPSK）或正交振幅调制（QAM）信号（QAM）信号（DAC）。在所有情况下，信号必须在将其应用于PA之前进行低通滤波，以便从放大信号中滤波带外噪声和高阶谐波。

由于电缆调制解调器和头端之间的距离不同，因此上游PA必须能够通过应用增益或衰减来改变输出功率。改变AD8324的输出功率的能力可确保电缆调制解调器的信号到达头顶时具有正确的水平。上游信号路径通常包括二元器和电缆拆分器。AD8324旨在克服与上游电缆路径中这些被动组件相关的损失。宝金博188

AD8324申请电路图

AD8324在传输启用模式下由三个模拟函数组成。输入放大器（前置放大器）可用于单端或微分配置。如果输入在差分配置中使用，请确保输入信号过期和相等的幅度为180°。在输入阶段使用游标来控制精细的1 dB增益步骤。然后，此阶段驱动DAC，可为AD8324提供大部分衰减。前置放大器和DAC块中的信号是不同的电源排斥比（PSRR）和线性。从DAC馈入输出阶段的差分电流。输出阶段在所有功率模式下保持75Ω的差异输出阻抗。